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Intel et son nouveau transistor à 3 grilles

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Dernière réponse : dans Les news : vos réactions
12 Juin 2006 10:52:31

Intel vient de faire la démonstration de nouveaux transistors CMOS à 3 grilles dont la singularité et d’utiliser à la fois des diélectriques de grilles high-k, des électrodes de grille métallique, et...

Intel et son nouveau transistor à 3 grilles : lire la suite

Autres pages sur : intel nouveau transistor grilles

12 Juin 2006 11:03:46

article vraiment interessant :) 
Même si la perspective de 2009 (soit 2010-2011 dans nos machines) me semble loin c'est vraiment cool . Peut être que la barre des 4ghz va considérablement tomber :D 
si c'est le cas, j'attends de voir la riposte d'AMD
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12 Juin 2006 11:42:41

Je plussoie, il est vraiment très bien fait cet article :jap: 
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12 Juin 2006 11:44:25

Petite correction : en francais, "gate" se dit "grille" et pas "porte", quand on parle de transistors ;) 
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12 Juin 2006 11:54:33

grille ou base mais pas porte.

Strained silicon, c'est silicium contraint.
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12 Juin 2006 12:00:03

Caabale > Yep pardon. :jap: 
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12 Juin 2006 12:01:39

Cyrano > Certes mais là on a beaucoup plus l'habitude de parler en français de Strained silicon, l'expression a été utilisée telle qu'elle à l'origine donc je préfères continuer à l'utiliser pour ne pas embrouiller inutilement l'esprit...
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12 Juin 2006 12:10:48

Citation :
Petite correction : en francais, "gate" se dit "grille" et pas "porte", quand on parle de transistors ;) 

ouai peut etre mais bon un novice ne fera pas la différence :D 
c'est sur que ca se voit quand on a étudié les transistors.

sinon je me demande juste comment ils peuvent dire que ca fait des transistors à 3 grilles alors que ce n'est qu'une grille mais qui entoure 3 coté de la partie échange drain-source.
j'aurais aimé savoir les temps de basculement de tel transistor. Si tu avais quelques caractéristiques techniques :) 
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12 Juin 2006 12:16:33

Je cherches des infos complémentaires la dessus (et aussi chez AMD histoire de pouvoir comparer), mais pour l'instant rien.
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12 Juin 2006 12:41:52

Oui le terme "3 grilles" est abusif, il n'y en a qu'une seule, seule sa forme change. Ca fait mieux pour les marketeux : 3 grilles donc vous surferez sur Internet 3 fois plus vite :D 
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12 Juin 2006 12:52:54

En général la grille est définit par sa surface de contact. Il y a 3 surfaces, donc trois grilles.

Je crois surtout que c'est pour faire echo au système à double grilles qui existent depuis longtemps. (en gros 2 barres qui coupe le canal entre le drain et la source)
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12 Juin 2006 13:37:33

Citation :
grille ou base mais pas porte.

Strained silicon, c'est silicium contraint.


Base, c'est pour les transistors bipolaires, pas pour les transistors MOS ;) 

Sinon, la diminution de la consommation est permise par les dielectriques high-k, parce que les 3 grilles auraient tendance a la faire augmenter (+ de surface de grille = + de courant de commutation et + de fuites).

Et je plussoie, bon article :jap: 
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12 Juin 2006 13:43:09

caabale ingénieur électronicien ?

me semble pas qu'on apprenne ca en baytayhaysse
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12 Juin 2006 14:09:24

Citation :
Fourbe> En BTS (ou à l'école), on apprend pas grand chose.
Tu le saurais si tu y étais allé !

:D  :lol:  :pt1cable:  :kaola:  :sol: 

j'y suis allé :o 
et j'en suis revenu :sol: 
et j'y retournerais plus :lol: 
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12 Juin 2006 14:48:15

C'est une évo des FinFET (double grille par symétrie) et d'ailleurs Intel avait déjà présenté son Trigate il y a au moins 2 ans :o 
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12 Juin 2006 17:00:52

Citation :
J'aimerai déjà avoir ces transistors sous la main pour remplacer les MOSFET actuels. Ils sont déjà bons, mais pas autant que ceux de nos CPU.

Caabale> +oo
GDS et CBE


Pas compris.

fiumorbo a dit :
caabale ingénieur électronicien ?

me semble pas qu'on apprenne ca en baytayhaysse


Oui, d'ailleurs, tout ce que j'ai dit, c'est de memoire, parce que maintenant, je fais du numerique, et je touche pas aux transistors [:matleflou]
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12 Juin 2006 17:54:39

Citation :
Pas compris.



Oui, d'ailleurs, tout ce que j'ai dit, c'est de memoire, parce que maintenant, je fais du numerique, et je touche pas aux transistors [:matleflou]

souviens toi ces passionants sense amplifiers en techno SOI [:dawa]
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12 Juin 2006 17:55:35

n'empêche va bientôt falloir sortir des softs EDA qui gèrent la 3D [:matleflou]
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12 Juin 2006 17:56:24

Citation :
Pas compris.
il est d'accord avec toi
Grille Drain Source
Base Collecteur Emetteur :o 
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12 Juin 2006 18:04:03

Citation :
Base, c'est pour les transistors bipolaires, pas pour les transistors MOS ;) 

Sinon, la diminution de la consommation est permise par les dielectriques high-k, parce que les 3 grilles auraient tendance a la faire augmenter (+ de surface de grille = + de courant de commutation et + de fuites).

Et je plussoie, bon article :jap: 

pas uniquement par le high-k, le fait d'entourer le canal fait que le courant est mieux "contenu".
n'empêche du 3-gates sur SOI ca doit bien roxer, parce que le SiO2 evite que le courant se barre dans le bulk et que les deux faces laterales de la grille "retiennent" prisonnier lateralement le courant.
ca serait d'ailleurs interessant que SOITEC soient capable d'utiliser ce même dielectriques high-k pour la couche d'isolation du SOI, plutôt que du SiO2 :D 
Mais niveau process ca doit être bcp plus chaud quand même :D 
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12 Juin 2006 18:21:46

Citation :
souviens toi ces passionants sense amplifiers en techno SOI [:dawa]


Oué, binome ! [:tequila]

Citation :
n'empêche va bientôt falloir sortir des softs EDA qui gèrent la 3D [:matleflou]


Va falloir des X900XT ? Sinon, vous gerer deja la 3D, pour l'extraction de parasitics, non ?

Citation :
il est d'accord avec toi
Grille Drain Source
Base Collecteur Emetteur :o 


Ah d'accord, c'etait ca, les abbreviations [:matleflou]

Citation :
pas uniquement par le high-k, le fait d'entourer le canal fait que le courant est mieux "contenu".
n'empêche du 3-gates sur SOI ca doit bien roxer, parce que le SiO2 evite que le courant se barre dans le bulk et que les deux faces laterales de la grille "retiennent" prisonnier lateralement le courant.
ca serait d'ailleurs interessant que SOITEC soient capable d'utiliser ce même dielectriques high-k pour la couche d'isolation du SOI, plutôt que du SiO2 :D 
Mais niveau process ca doit être bcp plus chaud quand même :D 


Mmh, ah ouais, pas con, en fait...
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12 Juin 2006 19:43:19

Citation :
Oué, binome ! [:tequila]



Va falloir des X900XT ? Sinon, vous gerer deja la 3D, pour l'extraction de parasitics, non ?

chépa
mais virtuoso il gère pas la 3D en tout cas :D 
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12 Juin 2006 21:01:11

Connais pas. On utilise des outils de qualité, nous :o 
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13 Juin 2006 05:36:40

2009 ?, trés-haute-fréquences ?, alors ce sera le retour triomphant du "netburst" long-pipes, l'aprés Threading-hardware, ^^
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13 Juin 2006 09:44:43

Cela n'existe pas déjà les sandwich Si,SiO2, low µ, Poly Si ?

Parece que virer le SiO2 tu va avoir des gros soucis. En gros, c'est toutes la supérioté du silicium par rapport au autre techno pour faire du cmos.
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15 Juin 2006 22:35:03

ba ils arrivent bien à foutre du high k entre le drain/source et la grille
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15 Juin 2006 23:28:19

Citation :
Cela n'existe pas déjà les sandwich Si,SiO2, low µ, Poly Si ?

Parece que virer le SiO2 tu va avoir des gros soucis. En gros, c'est toutes la supérioté du silicium par rapport au autre techno pour faire du cmos.


C'est aussi que le silicium, c'est du sable, et que le sable, y en a beaucoup. Contrairement aux autre semi-conducteurs (style si tu voulais remplacer toutes les puces silicium du monde par de l'AsGa, bin, y aurait pas assez d'arsenic ou gallium)
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16 Juin 2006 09:58:55

non, ce n'est pas un problème de prix. C'est avant tout un problème téchnologique. Il n'existe aucun autre matériau avec lequel il est possible de faire des transistors CMOS.

Le principe de la grille est d'injecter des charges au dessus, sans qu'elle puisse passer (comme dans le bipolair). C'est possible grace à la couche d'isolant mais aussi parce que l'interface bulk/isolant est super clean. Car l'isolant est du SiO2 qui croit sur le Si, dans tous les autres cas, il faut déposer l'isolant sur l'AsGa, l'InP ou autre. Et dans ce cas, il existe toujours des défauts qui piège les charges et qui fait que cela marche mal (fuite de courant, etc...)
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16 Juin 2006 12:53:47

ba oui mais sur du trigate, c'est pas du SiO2 justement.
D'ailleurs si tu regardes le transistor, l'ensemble drain/source "sort" du substrat Si, et j'ai pas la moindre idee de comment ils arrivent a faire croitre ca :??: 
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16 Juin 2006 15:42:54

ils creusent autour. ET sinon je parie qu'avant le high-k il laisse du SiO²
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16 Juin 2006 19:57:14



=> on dirait vraiment pas qu'ils ont creusé sur cette image :??: 
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19 Juin 2006 12:30:51

la 2ième image montre bien du relief avec les grilles qui chevauchent les source/drain.
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20 Juin 2006 09:05:17

oui mais ce qui me gène, c'est le relief sur les source/drain :D 
parce que s'ils ont creusés autour, ils ont sacrement creusé et sur une grande surface :??: 
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20 Juin 2006 09:16:02

c'est taillé au laser?
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20 Juin 2006 10:52:42

fourbe> cela serait bien trop long, ils ont du le faire comme d'habitude avec un masque et une opération en plasma (opcvd ou autre téchnique plus moderne)
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